Design of Comparator with wide input common mode under 0.4V supply for SAR ADC

Abstract

본 논문은 0.4V 저전압 환경에서 동작하는 축차 비교형 아날로그-디지털 변환기 위한 넓은 입력 공통 모드 범위를 갖는 비교기를 제안한다. 제안된 비교기는 Complementary Split Pre-amplifier Comparator(CSPC) 구조를 기반으로 하며, 입력 트랜지스터의 소스 전압을 펌핑하는 차지 펌프를 사용하여 입력 공통 모드 전압 변화에 대한 감도를 낮추고 동작 속도를 향상시킨다 이를 통해 입력 공통 모드 전압 변동에 의해 발생하는 노이즈 변화를 줄인다. 또한 전압 소스로 사용되던 reservoir capacitor를 차지 펌프 구조로 구현함으로써, 저전압 환경에서의 비교기 속도를 더욱 개선하였다. 65nm LP CMOS 공정에서 제작된, 제안하는 비교기를 이용한 13비트 ADC는 0, 200mV, 400mV의 입력 공통 모드 전압에서 각각 68.7dB, 70.0dB, 68.4dB의 SNDR을 보이며 입력 공통 모드에 따른 성능 변화를 개선하였으며, 0.032 𝑚𝑚2 의 면적과 2.54fJ/conv-step의 𝐹𝑜𝑀𝑊 을 달성하였다. ©2026 Tae Young Kim ALL RIGHTS RESERVED MS/EC 20241001|This paper presents a comparator with a wide input common-mode range designed for ultra-low voltage (0.4 V) operation in successive approximation register (SAR) analog-to-digital converters (ADCs). The proposed comparator is based on a Complementary Split Pre-Amplifier Comparator (CSPC) architecture and employs a charge pump to enhance the insensitivity of the input common mode voltage and speed by pumping source voltage of the input transistors. This mitigates noise sensitivity caused by variations in input common-mode voltage. And also, the reservoir capacitor used as a voltage source is implemented using charge pump structure improves the comparator speed under low supply condition. Fabricated in a 65 nm LP CMOS process, the proposed 13-bit SAR ADC employing the proposed comparator achieves SNDRs of 68.7 dB, 70.0 dB, and 68.4 dB at input common-mode voltages of 0V, 200 mV, and 400 mV, respectively, demonstrating improved immunity to common-mode variation. The ADC occupies an area of 0.032 mm² and achieves a 𝐹𝑜𝑀𝑊 of 2.54 fJ/conversion-step. ©2026 Tae Young Kim ALL RIGHTS RESERVED MS/EC 20241001