Design and Analysis of a Low Jitter High Gain Latch- Based Time Amplifier for a Quantizerless Proportional Path Digital PLL

Abstract

This paper presents the design and analysis of a low-power, high-gain time amplifier (TA) that enables a quantizerless proportional path in a digital fractional-N PLL. In the proposed loop, the TA serves as the front end that converts the small phase error from the phase-frequency detector (PFD) into an enlarged time difference that directly controls the digitally controlled oscillator (DCO). Jitter and reference-spur analyses of the PFD–TA PLL yield two design conditions: a bound on the TA input-referred jitter for the loop to achieve lower in-band jitter than a BBPLL, and a minimum TA time gain required to suppress reference spurs by reducing residual timing asymmetry. To satisfy these conditions, we implement a latch-based TA and develop an operation-phase model covering input-to-voltage conversion, metastable evolution, regeneration, and latency. We quantify jitter, latency, and power, and compare the latch-based TA with a current-ratio TA, showing superior suitability for PLL applications. A prototype latch-based TA fabricated in a 28-nm CMOS LP process validates the analysis. Simulation and measurement results agree with the theory and confirm the effectiveness of the approach.|본 논문은 디지털 fractional-N PLL 에서 양자화기 없는 비례 경로를 가능하게 하는 저전력 고이득 시간증폭기 (Time amplifier, TA)의 설계와 해석을 제시한다. 제안하는 PLL 구조에서 시간증폭기는 PFD 에서 발생한 작은 위상 오차를 큰 시간차로 증폭하여 DCO 를 직접 제어하는 핵심 전치부이다. 시간 증폭기와 PFD 의 결합 구조를 활용한 PFD-TA PLL 의 지터 및 레퍼런스 스퍼 분석을 통해, 기존의 비슷한 구조의 BBPLL 대비 더 낮은 지터를 달성하기 위한 시간 증폭기의 입력 지터의 한계점과 레퍼런스 스퍼를 억제하기 위한 시간 증폭기의 이득 기준을 도출하였다. 이러한 조건을 만족하는 구현으로 래치 기반 시간증폭기를 제안하고, 동작 단계 모델링과 지터, 지연시간, 전력 소모 등을 분석하여 전류비 기반의 시간증폭기 대비 PLL 응용에서 더 적합한 모델임을 입증하였다. 시뮬레이션 및 측정 결과는 해석과 정합됨을 확인하였다.