A 13-bit SAR ADC with Wide Input Common-Mode Complementary Split Pre-Amplifier Comparator and Grounded-Finger CDAC

Abstract

본 논문에서는 다양한 비교기 입력 공통모드 전압 환경에서 에너지 효율을 향상시키기 위해 설계된 소형 13 비트, 2MS/s 축차 근사형 레지스터 아날로그-디지털 변환기를 제안한다. 제안된 비교기는 입력 공통모드 범위를 확장하기 위해 상보형 분할 프리앰프 구조를 채택하였으며, 그 결과 아날로그-디지털 변환기의 입력 공통모드 전압이 0.038 V 로 거의 0 V 에 근접한 경우에도 SNDR 저하가 약 1 dB 에 불과하다. 또한, 제안된 접지 핑거 용량성 디지털-아날로그 변환기는 규칙적인 구조를 통해 축소가 어려운 프린지 커패시턴스의 영향을 줄이면서 디지털-아날로그의 구성 요소 수와 면적을 감소시킨다. 이러한 기법을 통해 65 nm CMOS LP 공정으로 구현된 축차 근사형 아날로그-디지털 변환기는 어떠한 보정 없이 INL 1.07 LSB, 87.4%의 요소 수 감소, 0.0372 mm² 면적에서 SNDR 70.6 dB 를 달성하였으며, 0.75 V 에서 15.1 μW 만을 소비하여 2.72 fJ/conversion-step 의 Walden figure of merit(FoMW)을 실현하였다.|This dissertation presents a compact 13-bit 2 MS/s successive approximation register (SAR) analog-to-digital converter (ADC) designed to enhance energy efficiency under various comparator input common-mode voltage scenarios. The proposed comparator structure features a complementary split pre-amplifier to extend the input common-mode range, resulting in an SNDR drop of approximately 1 dB even at a near 0 V ADC input common-mode voltage of 0.038 V. Furthermore, the proposed grounded-finger capacitive digital-to-analog converter (CDAC) reduces the impact of hard-to-scale fringe capacitance with a regular structure in order to reduce the number of CDAC elements and area. Utilizing these techniques, the prototype SAR ADC implemented in a 65 nm CMOS LP process achieves an uncalibrated integral non- linearity (INL) of 1.07 LSB, an 87.4% reduction in elements, and 70.6 dB SNDR in a 0.0372 mm2, consuming only 15.1 uW at 0.75 V that results in a Walden figure of merit (FoMW) of 2.72 fJ/conversion-step.