A 13-bit 1 MS/s SAR ADC with unpinned sampling clock

Abstract

This paper proposes 13-bit 1-MS/s Successive Approximation Register (SAR) Analog to Digital Converter (ADC) with unpinned sampling clock. For high resolution SAR ADC, the capacitor mismatch is one of the factors which limit the performance. This SAR ADC uses the background calibration technique which can detect the mismatch certain code and correct the mismatch. The other critical factor of lowering the performance is metastability. For alleviating the Bit Error Rate (BER) when the ADC is in metastable state, this ADC contains the optional clock mode which controls the pulse width of sampling clock to guarantee the Track and Hold (T/H) time and ADC conversion time. By controlling the conversion time, it can prevent the BER from getting worse. The size of one slice ADC is 925um by 100um and it operates at a 1.2V voltage, 1MHz sampling frequency.|본 논문은 비 고정 샘플링 클럭을 사용하는 13-bit 1 MS/s의 축차 근사형 디지털아날로그 변환기를 나타내었다. 고 해상도 축차 근사형 디지털-아날로그 변환기의 단점 중 하나가 바로 축전기의 부 정합이다. 이 부 정합이 디지털-아날로그 변환기의 성능을 제한하는 요소 중 하나이다. 본 논문의 디지털-아날로그 변환기는 이 부 정합에 해당하는 코드를 찾아 부 정합을 해결하는 배경 보정 기법을 사용한다. 또 다른 성능을 저하시키는 요인은 바로 준 안정성이다. 이 준안정 상태에서 비트 오율을 안정화 하기 위해서 이 아날로그-디지털 변환기는 선택적인 클럭 방식을 가지고 있다. 이 클럭 방식은 샘플링 클럭의 펄스 너비를 조절하여 추적/고정 블록의 행동 시간이나 아날로그-디지털 변환기의 변환 시간을 보장할 수 있게 된다. 아날로그 디지털 변환기의 크기는 100 um x 925 um 이며 1.2 V의 전압과 1MHz의 샘플링 주파수에서 동작한다.