Design and Performance Evaluation of Novel CFET SRAM Cells Employing Split-Gate Structure and Backside Interconnection

Abstract

As transistor scaling continues, device structures have evolved to improve gate controllability, reduce leakage current, and enhance area efficiency. However, as the channel length decreases, gate control weakens and leakage current increases, negatively affecting device performance and reliability. To address these challenges, new transistor architectures have been introduced, most notably multi-gate structures such as FinFET and nanosheet FET (NSFET). FinFETs enhance electrostatic control through a tri-gate structure surrounding the fin-shaped channel, while NSFETs adopt a gate-all-around (GAA) configuration by vertically stacking horizontal channels, enabling precise control over channel thickness and improving process flexibility and device uniformity. Nonetheless, limitations in area efficiency remain, and a promising alternative is the complementary FET (CFET) structure, which vertically stacks pFET and nFET devices within the same footprint. This approach effectively reduces cell area and is well suited for highly integrated circuit designs. Recently, the backside power delivery network (BSPDN) has also gained attention in conjunction with CFETs. BSPDN relocates power rails to the backside of the transistor, allowing the upper metal layers to be used more efficiently for signal routing. The combination of CFET and BSPDN offers further improvements in cell area and power delivery efficiency, making it a strong candidate for advanced logic applications. However, since CFETs are based on a common-gate structure, nFETs and pFETs must always be paired. This constraint can pose challenges in circuits such as SRAMs, where the number of nFETs and pFETs is inherently unbalanced. In such cases, additional considerations in cell design and layout optimization are required. In this thesis, process and device simulations for CFETs were performed using in-house TCAD simulators. The study includes CFET inverter structures with common-gate and split-gate configurations, along with their application to transmission gates and CFET-based SRAM cells, incorporating BSPDN. Subsequently, the parasitic resistance and capacitance characteristics were analyzed for 6T CFET SRAM cells such as 4N2P and 4P2N, with the inclusion of buried power rails (BPR) and backside contacts (BCs). Finally, a 4P4N SRAM cell structure is proposed to overcome the spatial inefficiency in conventional CFET SRAMs and improve write performance.|트랜지스터 구조는 소자의 소형화에 따라 전기적 제어 특성 향상, 누설 전류 저감, 면적 효율 개선을 목표로 발전해왔다. 채널 길이가 짧아질수록 게이트의 전기적 제어 능력이 약화되고 누설 전류가 증가하여, 소자의 성능과 신뢰성에 부정적인 영향을 미친다. 이러한 한계를 극복하기 위해 새로운 트랜지스터 구조가 도입되어 왔으며, 대표적으로 FinFET 과 Nanosheet FET(NSFET)과 같은 멀티 게이트 구조가 있다. FinFET은 돌출된 핀 채널의 삼면을 게이트가 감싸는 구조로 전기적 제어 특성을 강화하였고, NSFET은 수평 채널을 수직으로 적층한 Gate-All-Around (GAA) 구조를 통해 채널 두께의 정밀한 제어가 가능해져 공정 유연성과 소자 특성의 균일성이 크게 향상되었다. 하지만 면적 효율 측면의 제약은 여전히 존재하며, 이를 해결하기 위한 대안으로 pFET과 nFET을 수직으로 적층 하는 Complementary FET (CFET) 구조가 제안되고 있다. CFET은 동일한 풋프린트 내에 상보형 소자를 적층함으로써 셀 면적을 효과적으로 줄일 수 있고, 고집적 회로 설계에도 적합하다. 최근에는 CFET과 함께 Backside Power Delivery Network (BSPDN) 구조 역시 주목받고있다. BSPDN은 전력 배선을 트랜지스터 뒷면으로 이동시켜 상부 메탈층을 신 호 배선에 더 효율적으로 활용할 수 있도록 하며, CFET과 결합할 경우 셀 면적과 전력 효율을 더욱 향상시킬 수 있어고집적 회로 설계에 유리한 조합이 될 수 있다. 다만, CFET은 공통 게이트 구조를 기반으로 하기 때문에 nFET과 pFET이 항상 쌍을 이루어야 하는 제약이 존재한다. 이로인해 SRAM과 같이 nFET과 pFET의 수가 비대칭적으로 구성되는 회로에서는 이러한 제약이 문제가 될 수 있으며, 셀 설계와 배치 최적화에 있어 추가적인 고려가필요하다. 본 학위 논문에서는 인하우스 TCAD 시뮬레이터를 활용해 CFET 소자에 대한 공정 및 소자 시뮬레이션을 수행하였다. BSPDN을 도입한 공통게이트 구조의 CFET 인버터와 분할 게이트 구조를 적용한 CFET 공정을 포함하였으며,이를 활용한 transmission gate 및 CFET 기반 SRAM 구조를 대상으로 시뮬레이션을 진행하였다.이후 4N2P, 4P2N과 같은 6T CFET SRAM에서 Buried Power Rail (BPR)과 Backside Contacts (BCs)의 적용에 따른 기생 저항 및 정전용량 특성을 분석하였다. 최종적으로 기존 CFET SRAM에서의 공간 비효율 문제를 개선하며 쓰기 성능을 향상시킨 4P4N SRAM셀구조를제안한다.