A Low Quiescent Current and Improved Load Transient Response Output Capacitor-Less LDO Regulator With Non-Linear Adaptive Biasing

Abstract

This thesis proposes an output capacitor-less LDO regulator that has low quiescent current and improved load transient response. The proposed LDO regulator does not need an external capacitor, which is advantageous for integration, and satisfies a high DC gain with a three- stage structure. A proposed non-linear adaptive biasing circuit generates extremely low bias current in quiescent state and high bias current to amplifiers in heavy load state. Moreover, for improved recovery performance during transient state, a transconductance boosting circuit is implemented. The proposed LDO has been fabricated in a 40 nm process. The experimental results show that the LDO has quiescent current less than 1 μA at no load condition and has a FOM of about 57.6 fs. The total area of the LDO regulator and bias circuit excluding BGR is 420 μm × 190 μm.|본 논문은 비선형 적응형 바이어싱을 통해 대기 전류를 낮추고 출력 전압의 부하 과도 반응을 향상시킨 캡리스 LDO 레귤레이터를 제안한다. 제안하는 LDO 레귤레이터는 외부 칩 캐패시터가 없는 구조로 집적화에 유리하며, three-stage 구조로 높은 DC 게인을 확보한다. 제안하는 비선형 적응형 바이어싱은 대기 상태에서 극도로 낮은 바이어스 전류를 생성하고 큰 부하 상태에서 높은 바이어스 전류를 생성한다. 또한, 과도 상태에서 복구 능력을 향상시키기 위해, 트랜스컨덕턴스 증폭 회로가 적용되었다. 제안하는 LDO 레귤레이터는 40nm 공정에서 제작되었다. 측정 결과, 1 μA 이하의 대기 전류를 가지며, 약 57.6 fs의 FOM을 가진다. BGR을 제외한 LDO 레귤레이터와 바이어스 회로의 전체 면적은 420 μm × 190 μm이다.