Area Efficient CFET SRAM and High PFOM Ga2O3 Power Transistor Design via In-House TCAD Process and Device Simulation

Abstract

반도체소자는전기신호를제어할수있는특성덕분에컴퓨팅,정보저장,전력기기등 현대사회를구성하는기술들에필수적인역할을수행해왔다.이중컴퓨팅용로직반도체 기술은지난수십년간트랜지스터채널의길이를줄이는방향으로기술의발전을지속해 왔다.그러나,최근에는누설전류증가와같은문제로인한물리적인한계로인해채널의 길이를더이상줄이기힘들어졌고,이에따라집적도향상을지속하기위한새로운해결 책이 요구되고 있다. 대표적으로 트랜지스터를 효율적으로 배치할 수 있는 새로운 소자 구조들이 많은 주목을 받고 있다. Forksheet FET (FSFET)은 NMOSFET과 PMOSFET 사 이간격을줄이는것을통해전체셀의면적을감소시켜,트랜지스터의집적도를향상시킬 수있을것으로기대가되고있다.하지만,줄어든간격으로인해공정변수,특히기판도 핑공정에대한민감성이증가하여,기판부분의기생채널로누설전류가흐르는문제가 발생할 수 있어 이를 방지할 수 있는 구조가 요구된다. 집적도 향상을 위한 또 다른 구조 로는 NMOSFET과 PMOSFET을수직으로적층하는 complementary FET (CFET)구조가 있다. CFET은기존에같은층에배치되던 NMOSFET과 PMOSFET을적층하여집적도를 향상시킬수있는장점이있다.하지만, CFET은 NMOSFET과 PMOSFET이쌍을이루기 때문에, 불균형한 개수의 NMOSFET과 PMOSFET을 사용하는 SRAM 설계 과정에서 면 적이비효율적으로사용되는문제가발생할수있다.전력기기에사용되는전력반도체의 경우높은안정성과성능을위해기존의실리콘보다우수한특성을가지는재료를사용한 소자에대한연구가많이진행되고있다.산화갈륨 (Ga2O3)은탄화규소 (SiC)나질화갈륨 (GaN)보다더넓은밴드갭,높은항복전계값,열적안정성덕분에차세대전력반도체물 질로서주목받고있다.하지만, p-타입도핑의어려움으로인해기존의트랜지스터구조를 사용할수없는단점이있어,높은성능과안정성을가지는새로운산화갈륨반도체소자 구조가 요구되고 있다. 평면형 게이트를 가지는 수직형 산화갈륨 MOSFET 구조는 다른 구조들에 비해 높은 안정성과 항복 전압을 가질 수 있는 장점이 있지만, 소자의 성능이 트랩을형성하는질소이온주입공정에크게영향을받는문제가있다. 본학위논문에서는인하우스 TCAD시뮬레이터를구현한후,이를이용하여로직반 도체소자,산화갈륨전력반도체소자의설계를진행하였다.먼저,공정조건에따라로직 반도체 소자의 구조를 생성하기 위해 level-set method 기반으로 3차원 공정 시뮬레이터 를 구현하고 기존에 개발되었던 소자 시뮬레이터와 통합하는 일을 수행하였다. 이는 2 장에서 다루어진다. 구현한 시뮬레이터를 활용하여 크게 2가지 로직 반도체 소자에 대 한 연구를 진행하였다. 첫 번째로 누설 전류 방지를 위해 하부 유전체 절연막을 가지는 FSFET 소자에 대한 공정 및 소자 시뮬레이션을 진행하였다. FSFET 소자의 하부 유전체 를형성하는과정에서게이트산화막이병합되는문제가발생하게되는데,이를방지하기 위해 IMEC에서 얇은 실리콘 분리막을 도입한 구조가 제안되었다. 그러나, 구체적인 실 험이나 시뮬레이션 결과는 제공되지 않았기에, 본 연구에서는 이에 대한 구체적인 공정, 소자시뮬레이션을진행하였다. TCAD소자및공정시뮬레이션을통해실리콘분리막이 게이트 산화막의 병합 문제를 해결하면서도 소자의 성능을 저하하지 않는 것을 확인하 였다.위내용은 3장에서다루어진다.두번째로 4장에서는공간비효율문제를해결하기 위한 3P3N SRAM 구조를 제안한 후, 이에 대한 시뮬레이션을 진행하였다. 3P3N SRAM 구현을 위해 스플릿 게이트 공정을 제안한 후 이에 대한 시뮬레이션을 진행하였다. 이후 소자 시뮬레이션을 통해 특성을 평가하였고, 기존의 SRAM과 유사한 성능을 가지면서 14% 더 적은 면적을 가지는 SRAM을 설계하였음을 확인하였다. 마지막으로 5장에서는 TCAD시뮬레이션을기반으로평면게이트를가지는산화갈륨수직형 MOSFET소자에 대한 공정 조건 최적화를 진행하였다. 항복 원인을 분석한 후, 항복 전압을 높이기 위해 트랩을 형성하는 질소의 이온 주입 공정 조건을 최적화하였다. 최적화를 통해 기존의 소 자보다 173배높은전력성능지수를가지는소자를설계하였다. ©2025 김인기 ALL RIGHTS RESERVED|Semiconductor devices have played an essential role in modern technologies such as comput- ing, data storage, and power devices, due to their ability to control electrical signals. Among these, logic semiconductor technology for computing has advanced over the past few decades by reducing the channel length of transistors. However, due to physical limitations, such as the increase in leakage current, it has become increasingly difficult to further reduce the chan- nel length. As a result, new solutions are needed to continue improving integration density. In particular, new device architectures that allow for more efficient transistor arrangement have been gaining attention. The forksheet FET (FSFET), for example, is expected to improve in- tegration density by reducing the spacing between NMOSFET and PMOSFET devices. How- ever, the reduced spacing makes the process more sensitive to variations, leading to issues such as leakage current due to parasitic channels in the substrate, which requires a structural solution to prevent. Another structure that aims to improve integration density is the com- plementary FET (CFET), which vertically stacks NMOSFET and PMOSFET devices. This allows for greater integration density by stacking transistors that were previously placed on the same plane. However, since CFET pairs NMOSFETs and PMOSFETs, it can lead to inefficient use of area in the design of static random access memory (SRAM), which often requires an unbalanced number of NMOSFETs and PMOSFETs. For power semiconductors used in power devices, research has increasingly focused on devices made from materials with superior properties compared to conventional silicon, in order to achieve high relia- bility and performance. Gallium oxide (Ga2O3) has attracted attention as a next-generation power semiconductor material due to its wider bandgap, higher breakdown field, and better thermal stability compared to silicon carbide (SiC) and gallium nitride (GaN). However, the difficulty in achieving p-type doping presents a drawback, as it prevents the use of conven- tional transistor structures. Therefore, there is a need for novel Ga2O3 device structures that can achieve high performance and reliability. Vertical MOSFETs with a planar gate structure have the potential of higher stability and breakdown voltage compared to other structures, but their performance is heavily affected by the ion implantation process that forms traps. In this dissertation, logic and Ga2O3 power semiconductor devices are designed through an in-house TCAD simulator. First, A three-dimensional process simulator based on the level-set method was developed to generate logic semiconductor structures according to pro- cess conditions, which is discussed in Chapter 2. Using the simulator, two main studies on logic semiconductor devices were conducted. In the first study, process and device simula- tions were performed for FSFET devices with a bottom dielectric isolation (BDI) to prevent leakage current. The simulations revealed that the gate oxide layers tended to merge during the formation of the bottom dielectric. To address this issue, IMEC proposed a structure in- corporating a thin silicon separator. In this study, the impact of the silicon separator on both the fabrication process and the device’s electrical characteristics was systematically investi- gated through TCAD process and device simulations. This is discussed in Chapter 3. In the second study, covered in Chapter 4, single-ended 3P3N CFET SRAM structure was proposed to solve the spatial inefficiency problem and conducted simulations on this design. A split- gate process was proposed for implementing the single-ended structure and simulations was conducted to evaluate its characteristics. The simulations showed that the proposed SRAM structure occupies 14% less area while achieving performance comparable to that of conven- tional SRAMs. Finally, in Chapter 5, I performed optimization of nitrogen ion implantation process condition for a Ga2O3 vertical MOSFET with a planar gate structure using TCAD simulation. After analyzing the causes of breakdown, the nitrogen ion implantation process that forms traps was optimized to improve the breakdown voltage. The optimized device ex- hibited a power figure of merit (PFOM) 173 times higher than that of reported Ga2O3 vertical MOSFET. ©2025 In Ki Kim ALL RIGHTS RESERVED